集成電路IC SOC設(shè)計(jì)工程師培訓(xùn)班課程大綱 |
課程說明 |
本課程講授基于Synopsys EDA tools構(gòu)成的ASIC/SOC數(shù)字電路開發(fā)流程,學(xué)員通過運(yùn)用數(shù)字邏輯、硬件描述語言完成一個(gè)大規(guī)模的專題項(xiàng)目設(shè)計(jì),在課程過程中掌握數(shù)字集成電路的coding、仿真、綜合、靜態(tài)時(shí)序分析、可測性設(shè)計(jì)、一致性驗(yàn)證等一系列數(shù)字電路前端流程中的設(shè)計(jì)技巧,終使學(xué)員達(dá)到能獨(dú)立完成大規(guī)模電路模塊的前端設(shè)計(jì)水平。本課程涵蓋數(shù)字IC設(shè)計(jì)領(lǐng)域相關(guān)技術(shù)的核心內(nèi)容,注重基礎(chǔ)知識(shí)和實(shí)用技巧的講解外,還將特別講授國際新的設(shè)計(jì)理念。本課程為模擬設(shè)計(jì)高端精華課程,老師將多年實(shí)踐經(jīng)驗(yàn)手把手教授,讓學(xué)員在真實(shí)的項(xiàng)目實(shí)踐環(huán)境中提升技術(shù)水平,熟練使用EDA工具,真正掌握IC設(shè)計(jì)中“漁”的手段.
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培訓(xùn)目標(biāo) |
幫助學(xué)員熟悉并掌握典型數(shù)字ASIC/SOC芯片前端開發(fā)流程和設(shè)計(jì)技巧,以及相關(guān)設(shè)計(jì)軟件的使用,課程結(jié)束后學(xué)員可積累相當(dāng)于1年左右的實(shí)際工作經(jīng)驗(yàn),能夠獨(dú)立完成ASIC/SOC中等模塊的設(shè)計(jì)。
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入學(xué)要求 |
有數(shù)字電路設(shè)計(jì)和硬件描述語言的基礎(chǔ)或自學(xué)過相關(guān)課程。。 |
班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812( 微信同號(hào)) |
為了保證培訓(xùn)效果,增加互動(dòng)環(huán)節(jié),我們堅(jiān)持小班授課,每期報(bào)名人數(shù)限20人,多余人員安排到下一期進(jìn)行。 |
上課時(shí)間和地點(diǎn) |
上課地點(diǎn):【上海】:同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】:電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(hào)(中和大道) 【沈陽分部】:沈陽理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈
近開課時(shí)間(周末班/連續(xù)班/晚班):IC設(shè)計(jì)工程師培訓(xùn)班:2025年8月18日..用心服務(wù)..........--即將開課--........................(歡迎您垂詢,視教育質(zhì)量為生命!) |
實(shí)驗(yàn)設(shè)備 |
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
專注高端培訓(xùn)17年,曙海提供的課程得到本行業(yè)的廣泛認(rèn)可,學(xué)員的能力
得到大家的認(rèn)同,受到用人單位的廣泛贊譽(yù)。
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新優(yōu)惠 |
◆團(tuán)體報(bào)名優(yōu)惠措施:兩人95折優(yōu)惠,三人或三人以上9折優(yōu)惠 。 |
師資團(tuán)隊(duì) |
【趙老師】
大規(guī)模集成電路設(shè)計(jì)專家,10多年超大規(guī)模電路SOC芯片設(shè)計(jì)和版圖設(shè)計(jì)經(jīng)驗(yàn),參與過DSP、GPU、DTV、WIFI、手機(jī)芯片、物聯(lián)網(wǎng)芯片等芯片的研發(fā)。精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線,精通SOC芯片
設(shè)計(jì)和版圖設(shè)計(jì)的各種EDA工具(如:DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura),具有豐富的SOC芯片設(shè)計(jì)、驗(yàn)證、DFT、PD、流片經(jīng)驗(yàn)。
熟練掌握版圖設(shè)計(jì)規(guī)則并進(jìn)行驗(yàn)證及修改;熟練掌握Unix/Linux操作系統(tǒng);熟悉CMOS設(shè)計(jì)規(guī)則、物理設(shè)計(jì)以及芯片的生產(chǎn)流程與封裝。
【王老師】
資深I(lǐng)C工程師,十幾年集成電路IC設(shè)計(jì)經(jīng)驗(yàn),精通chip的規(guī)劃、數(shù)字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設(shè)計(jì)與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網(wǎng)絡(luò)芯片、手機(jī)芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設(shè)計(jì),
熟練掌握1.8V,3.3V,5V,18V,25V,40V等各種高低壓混合電路的IC設(shè)計(jì)。
【張老師】
從事數(shù)字集成電路設(shè)計(jì)10余年,精通CMOS工藝流程、版圖設(shè)計(jì)和布局布線,精通VERILOG,VHDL語言,
擅長芯片前端設(shè)計(jì)和復(fù)雜項(xiàng)目實(shí)施的規(guī)劃管理,其領(lǐng)導(dǎo)開發(fā)的芯片已成功應(yīng)用于數(shù)個(gè)國際知名芯片廠商之產(chǎn)品中。豐富的芯片開發(fā)經(jīng)驗(yàn),對(duì)于現(xiàn)今主流工藝下的同步數(shù)字芯片設(shè)計(jì)技術(shù)和流程有良好把握。長期專注于內(nèi)存控制器等產(chǎn)品的研發(fā),擁有數(shù)顆規(guī)模超過百萬門的數(shù)字芯片成功流片經(jīng)驗(yàn).
★更多師資力量請(qǐng)見曙海師資團(tuán)隊(duì)。 |
質(zhì)量保障 |
1、培訓(xùn)過程中,如有部分內(nèi)容理解不透或消化不好,可免費(fèi)在以后培訓(xùn)班中重聽;
2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持,充分保證培訓(xùn)后出效果;
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
集成電路IC設(shè)計(jì)工程師培訓(xùn)班 |
本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具,
和Cadence公司的Encounter,Virtuoso等工具,多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程,強(qiáng)調(diào)實(shí)戰(zhàn),實(shí)戰(zhàn),還是實(shí)戰(zhàn)!
免費(fèi)、無保留贈(zèng)送,教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法,而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具(這套工具非常珍貴,費(fèi)了老師很多心血才全部安裝好),讓您隨時(shí)隨地,打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)!
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第一階段 集成電路前端設(shè)計(jì) |
1.邏輯設(shè)計(jì)理論
2.Verilog語言
3.VHDL語言
4.數(shù)字電路驗(yàn)證
1)驗(yàn)證平臺(tái)的建立
2)功能測試
5.設(shè)計(jì)綜合(synthesys)
6.掃描鏈生成
7.仿真測試
1)DFT
2)ATPG
8.靜態(tài)時(shí)序分析(STA)
9.數(shù)字前端全流程設(shè)計(jì)工具
10.相關(guān)工藝庫文件計(jì)算機(jī)操作系統(tǒng)UNIX應(yīng)用;
11.數(shù)字電路邏輯設(shè)計(jì);
12.硬件描述語言HDL和邏輯綜合初步;
13.集成電路設(shè)計(jì)導(dǎo)論及流程;
14.半導(dǎo)體器件原理及集成電路概論;
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17.CMOS VLSI設(shè)計(jì)原理;
18.
數(shù)字系統(tǒng)設(shè)計(jì)與FPGA現(xiàn)成集成;
19.可測性設(shè)計(jì);
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20.RTL驗(yàn)證;
靜態(tài)時(shí)序分析(STA);
邏輯綜合(Logic Synthesis);
可測性設(shè)計(jì)(DFT);
IP Based設(shè)計(jì);
軟硬件協(xié)同設(shè)計(jì)仿真;
Matlab系統(tǒng)設(shè)計(jì)
21.項(xiàng)目實(shí)戰(zhàn):
1)RTL coding
2)狀態(tài)機(jī)中斷處理
3)testbench 建立
4)Testcase創(chuàng)建
22.項(xiàng)目實(shí)戰(zhàn)二:
1)RTL coding
2)通訊數(shù)據(jù)協(xié)議E1
3)異步電路處理
4)算法
5)CPU控制
6)Testbench建立和testcase
7)綜合和DFT
8)STA |
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第二階段 數(shù)字集成電路后端設(shè)計(jì) |
1.Floor plan
2.電源規(guī)劃
3.布局、擺放
4.時(shí)鐘樹
5.布線
6.RC extraction
7.靜態(tài)時(shí)序分析(STA)
8.驗(yàn)證
1)DRC
2)lvs
3)erc
9.項(xiàng)目實(shí)戰(zhàn)
10.數(shù)字后端全流程設(shè)計(jì)工具
11.相關(guān)工藝庫文件
12.半導(dǎo)體器件原理及集成電路概論;
13.集成電路設(shè)計(jì)導(dǎo)論及流程;
14.版圖設(shè)計(jì)知識(shí);
15.版圖設(shè)計(jì)工具及使用方法;
16.項(xiàng)目設(shè)計(jì)實(shí)踐 |
17.CMOS集成電路設(shè)計(jì)原理;
18.ASIC設(shè)計(jì)導(dǎo)論;
19.IC布局布線設(shè)計(jì);
20.版圖驗(yàn)證和提取;
21.可測性設(shè)計(jì);
22.項(xiàng)目設(shè)計(jì)實(shí)踐。 |
23.Top-Down設(shè)計(jì)流程;
24.Full-Customer設(shè)計(jì)流程;
25.標(biāo)準(zhǔn)單元庫設(shè)計(jì);
26.單元庫的各種庫文件;
27.各種單元的功能,結(jié)構(gòu)和版圖。 |
第三階段 數(shù)字集成電路后端數(shù)據(jù)高級(jí)--Verification平臺(tái)建立/功能測試 |
Verification平臺(tái)建立/功能測試
1) 驗(yàn)證環(huán)節(jié)在ic設(shè)計(jì)流程中的位置,
2) RTL/網(wǎng)表/FPGA/testchip 的驗(yàn)證階段
3) 驗(yàn)證計(jì)劃
4) verification 的方法學(xué) 種類和適用設(shè)計(jì)
5) RTL verification testbench setup 激勵(lì)文件生成
6) RTL語言和高級(jí)語言的混合驗(yàn)證平臺(tái)建立
7) 數(shù)模混合設(shè)計(jì)驗(yàn)證方法學(xué) |
第四階段 數(shù)字集成電路后端數(shù)據(jù)高級(jí)--設(shè)計(jì)綜合(synthesys)與掃描鏈測試(DFT) |
1)綜合
綜合的概念
綜合庫與工具介紹
綜合的過程
約束/工作環(huán)境的設(shè)立
反標(biāo)文件產(chǎn)生
優(yōu)化設(shè)計(jì)
2)DFT
DFT 概念
scan chain/ BSD/BIST 概念與設(shè)計(jì)方法
DFT 的測試原理/測試方法( D算法 向量產(chǎn)生與仿真)
BSD 基本單元和JTAG測試 |
第五階段 數(shù)字集成電路后端數(shù)據(jù)高級(jí)--靜態(tài)時(shí)序分(STA) |
1)靜態(tài)時(shí)序分析概念
2)數(shù)據(jù)延遲 setup /hold 的分析
3)時(shí)鐘結(jié)構(gòu) 跨時(shí)鐘/多時(shí)鐘條件
4)端口約束/工作環(huán)境設(shè)定
5)工作條件/工藝條件 對(duì)延遲的影響
6)關(guān)鍵路徑與設(shè)計(jì)優(yōu)化
7)報(bào)告分析 |
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第六階段 |
1、代碼編寫及仿真技巧
系統(tǒng)介紹verilog語法規(guī)范、語言與電路實(shí)現(xiàn)之關(guān)系,以及RTL仿真技術(shù)、RTL代碼編寫技巧、控制單元和數(shù)據(jù)通路單元的實(shí)現(xiàn)技巧、基于Verilog語言的測試編碼技巧,功能驗(yàn)證及Testbench搭建的技巧。
2、綜合技術(shù)
講述綜合基礎(chǔ)、組合電路與時(shí)序電路、基于TCL的綜合流程、綜合策略、設(shè)計(jì)環(huán)境和設(shè)計(jì)約束的制定、綜合優(yōu)化的技巧、實(shí)現(xiàn)優(yōu)化結(jié)果的可綜合代碼編寫技術(shù)等。
3、可測試設(shè)計(jì)技術(shù)
基于Synopsys DFT compiler的DFT技術(shù),介紹可測性設(shè)計(jì)技術(shù)、組合電路和時(shí)序電路的測試方法、基于TCL的DFT設(shè)計(jì)實(shí)現(xiàn)的基本流程。
4、靜態(tài)時(shí)序分析技術(shù)
基于Synopsys PT的靜態(tài)時(shí)序分析技術(shù),介紹靜態(tài)時(shí)序分析、基于TCL技術(shù)的處理過程和常用的時(shí)序分析方法。
5、一致性驗(yàn)證技術(shù)介紹
介紹一致性驗(yàn)證技術(shù),使學(xué)員了解基于Synopsys Formality 的一致性驗(yàn)證方法。9、實(shí)際電流鏡設(shè)計(jì)
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第七階段 System Verilog 驗(yàn)證 |
1、 System Verilog 驗(yàn)證環(huán)境搭建 |
2、 System Verilog 編寫技巧 |
3、 System Verilog testbench 編寫 |
4、復(fù)雜的 System Verilog 驗(yàn)證模型 |
5、 System Verilog 驗(yàn)證項(xiàng)目實(shí)戰(zhàn) |
第八階段 UVM 復(fù)雜大規(guī)模SOC芯片驗(yàn)證 |
1、 UVM 復(fù)雜大規(guī)模SOC芯片驗(yàn)證環(huán)境搭建 |
2、 UVM 復(fù)雜大規(guī)模SOC芯片驗(yàn)證流程 |
3、 UVM 復(fù)雜大規(guī)模SOC芯片驗(yàn)證模型架構(gòu) |
4、 UVM 復(fù)雜大規(guī)模SOC芯片驗(yàn)證項(xiàng)目實(shí)戰(zhàn) |
第九階段 項(xiàng)目實(shí)戰(zhàn) |
項(xiàng)目實(shí)踐:
本課程專題實(shí)驗(yàn)是構(gòu)造一個(gè)8位CPU(8051)的外部Cache控制器,用于實(shí)現(xiàn)CPU通過LPC協(xié)議(Intel的一種主板總線協(xié)議)訪問外部LPC FW Hub(Burst訪問)的執(zhí)行程序。本項(xiàng)
目包括CPU core接口模塊,控制狀態(tài)寄存器模塊,two-way組相聯(lián)的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學(xué)員可以從中學(xué)習(xí)如何從IP,標(biāo)準(zhǔn)接口spec和Cache算法入手,進(jìn)行項(xiàng)目的Architecture設(shè)計(jì),完成模塊劃分,設(shè)計(jì)spec和RTL代碼,建立仿真計(jì)劃和仿真環(huán)境,完成整個(gè)項(xiàng)目的功能仿真到綜合、STA,以及一致性驗(yàn)證,實(shí)現(xiàn)一個(gè)較完整的SOC設(shè)計(jì)流程。設(shè)計(jì)規(guī)模在萬門級(jí)。在0.25um工藝庫下,頻率不小于100MHz。
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第十階段 ARM 芯片SOC設(shè)計(jì)項(xiàng)目實(shí)戰(zhàn)強(qiáng)化 |
1.架構(gòu)及設(shè)計(jì)流程
2.CPU核
1)指令
2)中斷和異常
3)數(shù)據(jù)緩沖和指令緩沖
4)內(nèi)部數(shù)據(jù)ram和指令RAM
3.總線
4.外設(shè)
1)SRAM
2)DRAM
3)IO
4)DMA
5.ARM后端
1)ARM芯片綜合
2)ARM芯片F(xiàn)loor plan
3)ARM芯片電源規(guī)劃
4)ARM芯片布局、擺放
5)ARM芯片時(shí)鐘樹
6)ARM芯片布線
6.RC extraction
7.ARM芯片靜態(tài)時(shí)序分析(STA)
8.ARM芯片驗(yàn)證
9.ARM芯片DRC
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