 集成電路IC SOC設計工程師培訓班課程大綱 |
| 課程說明 |
本課程講授基于Synopsys EDA tools構成的ASIC/SOC數字電路開發流程，學員通過運用數字邏輯、硬件描述語言完成一個大規模的專題項目設計，在課程過程中掌握數字集成電路的coding、仿真、綜合、靜態時序分析、可測性設計、一致性驗證等一系列數字電路前端流程中的設計技巧，終使學員達到能獨立完成大規模電路模塊的前端設計水平。本課程涵蓋數字IC設計領域相關技術的核心內容，注重基礎知識和實用技巧的講解外，還將特別講授國際新的設計理念。本課程為模擬設計高端精華課程，老師將多年實踐經驗手把手教授，讓學員在真實的項目實踐環境中提升技術水平，熟練使用EDA工具，真正掌握IC設計中“漁”的手段.
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| 培訓目標 |
幫助學員熟悉并掌握典型數字ASIC/SOC芯片前端開發流程和設計技巧，以及相關設計軟件的使用，課程結束后學員可積累相當于1年左右的實際工作經驗，能夠獨立完成ASIC/SOC中等模塊的設計。
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| 入學要求 |
有數字電路設計和硬件描述語言的基礎或自學過相關課程。。 |
| 班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限20人，多余人員安排到下一期進行。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈
近開課時間(周末班/連續班/晚班）：IC設計工程師培訓班：2025年5月19日....--即將開課--........................(歡迎您垂詢，視教育質量為生命！) |
| 實驗設備 |
☆注重質量
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☆合格學員免費推薦工作
專注高端培訓17年，曙海提供的課程得到本行業的廣泛認可，學員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
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| 師資團隊 |
【趙老師】
大規模集成電路設計專家，10多年超大規模電路SOC芯片設計和版圖設計經驗，參與過DSP、GPU、DTV、WIFI、手機芯片、物聯網芯片等芯片的研發。精通CMOS工藝流程、版圖設計和布局布線，精通SOC芯片
設計和版圖設計的各種EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有豐富的SOC芯片設計、驗證、DFT、PD、流片經驗。
熟練掌握版圖設計規則并進行驗證及修改；熟練掌握Unix/Linux操作系統；熟悉CMOS設計規則、物理設計以及芯片的生產流程與封裝。
【王老師】
資深IC工程師，十幾年集成電路IC設計經驗，精通chip的規劃、數字layout、analog layout和特殊電路layout。先后主持和參與了近三百顆CHIP的設計與版圖Layout工作,含MCU芯片、DSP芯片、LED芯片、視頻芯片、GPU芯片、通信芯片、LCD芯片、網絡芯片、手機芯片等等。
從事過DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多種制程analog&digital的電路IC設計，
熟練掌握1.8V，3.3V,5V,18V,25V，40V等各種高低壓混合電路的IC設計。
【張老師】
從事數字集成電路設計10余年，精通CMOS工藝流程、版圖設計和布局布線，精通VERILOG,VHDL語言，
擅長芯片前端設計和復雜項目實施的規劃管理，其領導開發的芯片已成功應用于數個國際知名芯片廠商之產品中。豐富的芯片開發經驗，對于現今主流工藝下的同步數字芯片設計技術和流程有良好把握。長期專注于內存控制器等產品的研發，擁有數顆規模超過百萬門的數字芯片成功流片經驗.
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| 質量保障 |
1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 |
| 集成電路IC設計工程師培訓班 |
本課程實戰演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程，強調實戰，實戰，還是實戰！
免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！
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第一階段 集成電路前端設計 |
1.邏輯設計理論
2.Verilog語言
3.VHDL語言
4.數字電路驗證
1)驗證平臺的建立
2）功能測試
5.設計綜合（synthesys）
6.掃描鏈生成
7.仿真測試
1）DFT
2)ATPG
8.靜態時序分析(STA)
9.數字前端全流程設計工具
10.相關工藝庫文件計算機操作系統UNIX應用；
11.數字電路邏輯設計；
12.硬件描述語言HDL和邏輯綜合初步；
13.集成電路設計導論及流程；
14.半導體器件原理及集成電路概論；
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17.CMOS VLSI設計原理；
18.
數字系統設計與FPGA現成集成；
19.可測性設計；
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20.RTL驗證；
靜態時序分析（STA）；
邏輯綜合（Logic Synthesis）；
可測性設計（DFT）；
IP Based設計；
軟硬件協同設計仿真；
Matlab系統設計
21.項目實戰：
1）RTL coding
2)狀態機中斷處理
3）testbench 建立
4）Testcase創建
22.項目實戰二：
1）RTL coding
2)通訊數據協議E1
3)異步電路處理
4）算法
5）CPU控制
6）Testbench建立和testcase
7)綜合和DFT
8)STA |
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第二階段 數字集成電路后端設計 |
1.Floor plan
2.電源規劃
3.布局、擺放
4.時鐘樹
5.布線
6.RC extraction
7.靜態時序分析（STA）
8.驗證
1)DRC
2)lvs
3)erc
9.項目實戰
10.數字后端全流程設計工具
11.相關工藝庫文件
12.半導體器件原理及集成電路概論；
13.集成電路設計導論及流程；
14.版圖設計知識；
15.版圖設計工具及使用方法；
16.項目設計實踐 |
17.CMOS集成電路設計原理；
18.ASIC設計導論；
19.IC布局布線設計；
20.版圖驗證和提取；
21.可測性設計；
22.項目設計實踐。 |
23.Top-Down設計流程；
24.Full-Customer設計流程；
25.標準單元庫設計；
26.單元庫的各種庫文件；
27.各種單元的功能，結構和版圖。 |
第三階段 數字集成電路后端數據高級－－Verification平臺建立/功能測試 |
Verification平臺建立/功能測試
1） 驗證環節在ic設計流程中的位置，
2) RTL/網表/FPGA/testchip 的驗證階段
3) 驗證計劃
4) verification 的方法學 種類和適用設計
5) RTL verification testbench setup 激勵文件生成
6) RTL語言和高級語言的混合驗證平臺建立
7) 數模混合設計驗證方法學 |
第四階段 數字集成電路后端數據高級－－設計綜合（synthesys）與掃描鏈測試(DFT) |
1）綜合
綜合的概念
綜合庫與工具介紹
綜合的過程
約束／工作環境的設立
反標文件產生
優化設計
2）DFT
DFT 概念
scan chain/ BSD/BIST 概念與設計方法
DFT 的測試原理/測試方法( D算法 向量產生與仿真)
BSD 基本單元和JTAG測試 |
第五階段 數字集成電路后端數據高級－－靜態時序分（STA） |
1)靜態時序分析概念
2)數據延遲 setup /hold 的分析
3)時鐘結構 跨時鐘／多時鐘條件
4)端口約束／工作環境設定
5)工作條件／工藝條件 對延遲的影響
6)關鍵路徑與設計優化
7)報告分析 |
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第六階段 |
1、代碼編寫及仿真技巧
系統介紹verilog語法規范、語言與電路實現之關系，以及RTL仿真技術、RTL代碼編寫技巧、控制單元和數據通路單元的實現技巧、基于Verilog語言的測試編碼技巧，功能驗證及Testbench搭建的技巧。
2、綜合技術
講述綜合基礎、組合電路與時序電路、基于TCL的綜合流程、綜合策略、設計環境和設計約束的制定、綜合優化的技巧、實現優化結果的可綜合代碼編寫技術等。
3、可測試設計技術
基于Synopsys DFT compiler的DFT技術，介紹可測性設計技術、組合電路和時序電路的測試方法、基于TCL的DFT設計實現的基本流程。
4、靜態時序分析技術
基于Synopsys PT的靜態時序分析技術，介紹靜態時序分析、基于TCL技術的處理過程和常用的時序分析方法。
5、一致性驗證技術介紹
介紹一致性驗證技術，使學員了解基于Synopsys Formality 的一致性驗證方法。9、實際電流鏡設計
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第七階段 System Verilog 驗證 |
| 1、 System Verilog 驗證環境搭建 |
| 2、 System Verilog 編寫技巧 |
| 3、 System Verilog testbench 編寫 |
| 4、復雜的 System Verilog 驗證模型 |
| 5、 System Verilog 驗證項目實戰 |
第八階段 UVM 復雜大規模SOC芯片驗證 |
| 1、 UVM 復雜大規模SOC芯片驗證環境搭建 |
| 2、 UVM 復雜大規模SOC芯片驗證流程 |
| 3、 UVM 復雜大規模SOC芯片驗證模型架構 |
| 4、 UVM 復雜大規模SOC芯片驗證項目實戰 |
第九階段 項目實戰 |
項目實踐：
本課程專題實驗是構造一個8位CPU（8051）的外部Cache控制器，用于實現CPU通過LPC協議(Intel的一種主板總線協議)訪問外部LPC FW Hub(Burst訪問)的執行程序。本項
目包括CPU core接口模塊,控制狀態寄存器模塊,two-way組相聯的cache控制模塊,SRAM控制模塊,LPC 接口模塊。學員可以從中學習如何從IP,標準接口spec和Cache算法入手，進行項目的Architecture設計，完成模塊劃分，設計spec和RTL代碼，建立仿真計劃和仿真環境，完成整個項目的功能仿真到綜合、STA，以及一致性驗證,實現一個較完整的SOC設計流程。設計規模在萬門級。在0.25um工藝庫下，頻率不小于100MHz。
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第十階段 ARM 芯片SOC設計項目實戰強化 |
1.架構及設計流程
2.CPU核
1）指令
2）中斷和異常
3）數據緩沖和指令緩沖
4）內部數據ram和指令RAM
3.總線
4.外設
1）SRAM
2)DRAM
3)IO
4)DMA
5.ARM后端
1)ARM芯片綜合
2）ARM芯片Floor plan
3）ARM芯片電源規劃
4）ARM芯片布局、擺放
5）ARM芯片時鐘樹
6）ARM芯片布線
6.RC extraction
7.ARM芯片靜態時序分析（STA）
8.ARM芯片驗證
9.ARM芯片DRC
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合作伙伴與授權機構
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總部李老師