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合作企業新人才需求公告
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曙海招聘啟示

新招聘信息（2025年12月15日..以質量求發展....合作共贏....實用實戰....用心服務..........--即將開課--........................(歡迎您垂詢，視教育質量為生命！)）

機器視覺培訓

　　培訓班新動態 　

　　　　　　　　　　　 高壓(HV)集成電路ESD/LU防護設計技術（高階）

入學要求

學員學習本課程應具備下列基礎知識：
◆電路系統的基本概念。

班級規模及環境--熱線:4008699035 手機:15921673576/13918613812( 微信同號)

堅持小班授課，為保證培訓效果，增加互動環節，每期人數限3到5人。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈【廣州分部】：廣糧大廈【西安分部】：協同大廈
近開課時間(周末班/連續班/晚班）：高壓(HV)集成電路開課時間：2025年12月15日..以質量求發展....合作共贏....實用實戰....用心服務..........--即將開課--........................(歡迎您垂詢，視教育質量為生命！)

實驗設備

　    ☆資深工程師授課


        ☆注重質量
        ☆邊講邊練
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        專注高端培訓17年，曙海提供的課程得到本行業的廣泛認可，學員的能力
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新優惠

◆在讀學生憑學生證，可優惠500元。

質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

　　　　　 高壓(HV)集成電路ESD/LU防護設計技術（高階）

課程說明及重點

高壓制程電子產品一般大的可靠性問題是靜電放電(ESD) 很差、閂鎖(LU)能力也很差，而且模擬高壓電路輸出端口又會占很大面積，這會影響使其ESD能力通常非常不佳。ESD)/LU破壞是影響IC可靠性的重要因素也是延緩產品上市的主因，因此無論由制程上、設計上全方位的防護措施是必要的。本課程是高壓集成IC ESD/LU防護設計上之實務課程，更是各高壓集成IC產品ESD可靠度防護上熱門的技術。

本課程將從各種HV CMOS元器件、晶圓廠技術平臺、HV組件的汲極工程、高壓元器件ESD/LU能力如何測試介紹起，進而談論HV CMOS 的各電性、可靠度缺點、晶圓廠HV ESD/LU 防護設計法則及各種ESD/LU保護策略及如何保護HV LDMOS與HV 集成電路ESD/LU防護實際案例分析，后期許學員能對HV制程工藝及組件結構充分理解，并熟悉HV IC靜電防護及LU免疫設計之防制意義。

授課對象

現職從事模擬IC與電子產品之RD設計、布局、制造、產品應用與品管、品保、FA相關技術人員 (對ESD/LU防護已有認識者)。

課程大綱

第一階段 :

I. High-Voltage CMOS Devices

◎ What’s an HV Technology ?

◎ How These Products Use the HV Process ?

◎ Foundry Technology Platform

II. Device Engineering for HV Devices

◎ Basic Concepts of an HV IC

◎ Well Engineerings

◎ Electrical Behaviors

III. HV ESD/LU Testing Issues

◎ How to Do an HV IC ESD Testing ?

◎ How to Do an HV IC Latch-up Testing ?

第二階段:

III. Weakness Issues in the HV CMOS Process

◎ High Resistive ESD Element Influence

◎ Intrinsic HV nMOS Reliability Problem

◎ Why ESD Level of the HV-CMOS I/O Protection Circuit is So Bad ?

◎ How About the Occurred Failure Mode in the HV CMOS ?

◎ HV Multi-Finger O/P nMOS Driver Protection Challenge

◎ Impact of Low-Holding-Voltage Issue in HV CMOS Technology

IV HV ESD/LU Rules (ex: 5V/30V/40V)

◎ Foundry HV ESD Design Rules

◎ Foundry HV LU Design Rules

V. Some Strategies of ESD/LU Protection Design in a HV CMOS Process

◎ How to Improve Low Vh ?

◎ How to Adjust Vt1 ?

◎ How to Guarantee That Vt2 >Vt1 ?

◎ How About the Single Finger Width Effect ?

◎ Which One Device Is More Better ?

◎ How About the N-Well Effect in a HV Drain Side ?

Day 3:

VI. How to Protect the HV LDMOS?

◎How to Do a Good ESD Immunity in the HV LDMOS?

◎ESD Protection Methods & Patents for the HV LDMOS

VII. (HV ESD/LU Cases Study)

VIII. Summary

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