 混合信號IC設(shè)計流程培訓 |
| 培養(yǎng)對象 |
1.理工科背景，有志于數(shù)字集成電路設(shè)計工作的學生和轉(zhuǎn)行人員；
2.需要充電，提升技術(shù)水平和熟悉設(shè)計流程的在職人員；
3.集成電路設(shè)計企業(yè)的員工內(nèi)訓。
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| 入學要求 |
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學員學習本課程應具備下列基礎(chǔ)知識：
◆電路系統(tǒng)的基本概念。 |
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班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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堅持小班授課，為保證培訓效果，增加互動環(huán)節(jié)，每期人數(shù)限3到5人。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）： Cadence IC開班時間：2025年8月18日..用心服務(wù)..........--即將開課--........................(歡迎您垂詢，視教育質(zhì)量為生命！) |
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實驗設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學員免費推薦工作
專注高端培訓17年，曙海提供的課程得到本行業(yè)的廣泛認可，學員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
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新優(yōu)惠 |
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◆在讀學生憑學生證，可優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓班中重聽；
2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術(shù)支持。
3、培訓合格學員可享受免費推薦就業(yè)機會。 |
混合信號IC設(shè)計流程培訓 |
第一階段
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1. 半導體和半導體器件基礎(chǔ)
1.1 半導體及其基本特性
1.1.1 半導體導電性的特點
1.1.2 半導體的導電機理
1.1.3 空穴的導電作用
1.1.4 能帶圖
1.2 雜質(zhì)對半導體導電性能的影響
1.2.1 施主雜質(zhì)和N型半導體
1.2.2 受主雜質(zhì)和P型半導體
1.2.3 多數(shù)載流子和少數(shù)載流子
1.2.4 雜質(zhì)的補償作用
1.3 半導體的電阻率
1.3.1 半導體的電阻率的公式
1.3.2 電阻率和雜質(zhì)濃度的關(guān)系
1.3.3 電阻率隨濕度的變化
1.4 非平衡載流子
1.4.1 非平衡載流子的產(chǎn)生和復合
1.4.2 擴散電流
1.5 PN結(jié)
1.5.1 平衡PN結(jié)
1.5.2 PN結(jié)的正向特性
1.5.3 PN結(jié)的反向特性
1.5.4 PN結(jié)的擊穿
1.6 MOS場效應晶體管
1.6.1 MOS場效應晶體管的結(jié)構(gòu)及工作原理
1.6.2 MOS場效應晶體管的直流特性
1.7 雙極型晶體管
1.7.1 雙極型晶體管的基本結(jié)構(gòu)
1.7.2 晶體管的電流傳輸
1.7.3 晶體管的特性參數(shù)
1.8 習題
1. 半導體集成電路
1.1 集成電路的發(fā)明和發(fā)展
1.1.1 集成電路的發(fā)明
1.1.2 集成電路的發(fā)展
1.1.3 集成電路的未來發(fā)展趨勢
1.2 集成電路的未來發(fā)展趨勢
1.2.1 按器件結(jié)構(gòu)類型分類
1.2.2 按電路功能分析
1.3 CMOS集成電路
1.3.1 CMOS集成電路的特點
1.3.2 CMOS數(shù)字電路
1.3.3 CMOS模擬電路
1.4 集成電路設(shè)計簡介
1.4.1 設(shè)計途徑
1.4.2 設(shè)計要求
1.4.3 層次化設(shè)計方法
2. 集成電路制造工藝
2.1 氧化
2.1.1 二氧化硅（SiO2）的性質(zhì)及作用
2.1.2 熱氧化生長SiO2
2.2 光刻與刻蝕
2.2.1 光刻工藝流程
2.2.2 光刻膠的基本屬性
2.3 摻雜
2.3.1 擴散
2.3.2 離子注入
2.4 淀積
2.4.1 物理氣相淀積
2.4.2 化學氣相淀積
2.5 接觸與互連
2.6 CMOS工藝主要流程 |
實驗：
實驗一、Virtuoso Schematic Editor實戰(zhàn)演練
實驗目的：掌握電原理圖（schematic）設(shè)計輸入方法。
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第二階段 |
| 3. UNIX操作系統(tǒng)和Cadence軟件
3.1 UNIX操作系統(tǒng)基礎(chǔ)
3.1.1 有關(guān)目錄的操作
3.1.2 有關(guān)文件操作
3.1.3 文件存取權(quán)限
3.1.4 命令處理
3.1.5 使用vi
3.1.6 Linux操作系統(tǒng)簡介
3.2 Cadence軟件
3.2.1 EDA廠商簡介
3.2.2 Cadence軟件概述
3.3 電路圖的輸入
3.3.1 建立新庫
3.3.2 電路圖編輯窗
3.3.3 電路圖的輸入
3.3.4 電路圖的層次化設(shè)計
4. CMOS集成電路的版圖
4.1 MOS場效應晶體管的版圖實現(xiàn)
4.1.1 單個MOS管的版圖實現(xiàn)
4.1.2 MOS管陣列的版圖實現(xiàn)
4.2 版圖設(shè)計規(guī)則
4.2.1 概述
4.2.2 1.5μm硅柵CMOS設(shè)計規(guī)則
4.3 版圖系統(tǒng)的設(shè)置
4.3.1 建立版圖庫
4.3.2 對層選擇窗進行設(shè)置
4.3.3 版圖編輯窗的設(shè)置
4.3.4 使用Option菜單進行版圖編輯窗 |
實驗：
實驗二、 Spectre Simulation實戰(zhàn)演練
實驗目的：掌握電路特性仿真方法 |
第三階段 |
4. CMOS集成電路的版圖
4.1 MOS場效應晶體管的版圖實現(xiàn)
4.1.1 單個MOS管的版圖實現(xiàn)
4.1.2 MOS管陣列的版圖實現(xiàn)
4.2 版圖設(shè)計規(guī)則
4.2.1 概述
4.2.2 1.5μm硅柵CMOS設(shè)計規(guī)則
4.3 版圖系統(tǒng)的設(shè)置
4.3.1 建立版圖庫
4.3.2 對層選擇窗進行設(shè)置
4.3.3 版圖編輯窗的設(shè)置
4.3.4 使用Option菜單進行版圖編輯窗
5.版圖的建立
5.1 設(shè)置輸入層
5.2 屏幕顯示畫圖區(qū)
5.3 建立幾何圖形
5.4 版圖的編輯
5.4.1 設(shè)置層的可視性
5.4.2 測量距離或長度
5.5.3 圖形顯示
5.5.4 選擇目標
5.5.5 改變圖形的層次
5.5.6 加標記
5.6 棍棒圖
5.7 版圖設(shè)計方法概述
5.7.1 版圖設(shè)計方法
5.7.2 層次化設(shè)計 |
實驗：
實驗三、 Virtuoso Layout Editor實戰(zhàn)演練
實驗目的：使用EDA工具進行版圖設(shè)計。 |
第四階段 |
6. 版圖驗證
6.1 概述
6.1.1 版圖驗證的項目
6.1.2 Cadence的版圖驗證工具
6.1.3 版圖驗證過程簡介
6.2 DivaDRC規(guī)則文件的建立
6.3 Dracula規(guī)則文件
6.3.1 Dracula規(guī)則文件的結(jié)構(gòu)
6.3.2 建立Dracula規(guī)則文件
6.3.3 Dracula規(guī)則文件至Diva規(guī)則文件的轉(zhuǎn)換
6.4 運行Diva DRC
6.5 運行Dracula DRC
6.5.1 驗證步驟
6.5.2 結(jié)果分析
6.6 運行Dracula LVS
6.6.1 LVS原理
6.6.2運行過程
6.6.3輸出報告解讀
6.6.4錯誤的糾正
6.7關(guān)于ERC
7. 外圍器件及阻容元件設(shè)計
7.1 特殊尺寸器件的版圖設(shè)計
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護電路
7.4 壓焊塊的版圖設(shè)計
7.5 電源和地線的設(shè)計
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布 |
實驗：
實驗四、Diva Interactive Verification
實驗目的：掌握DRC和LVS驗證方法 |
第五階段 |
7. 外圍器件及阻容元件設(shè)計
7.1 特殊尺寸器件的版圖設(shè)計
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護電路
7.4 壓焊塊的版圖設(shè)計
7.5 電源和地線的設(shè)計
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布
8. 模擬和雙極型集成電路的版圖設(shè)計
8.1 模擬CMOS集成電路
8.1.1 模擬集成電路和數(shù)字集成電路的比較
8.1.2 MOS器件的對稱性
8.1.3 無源元件
8.1.4 連線
8.1.5 靜電放電保護
8.1.6 襯底耦合
8.2 鋁柵CMOS集成電路
8.2.1 鋁柵CMOS集成電路的版圖計
8.2.2 鋁柵CMOS集成電路版圖實例
8.3 雙極型集成電路
8.3.1 雙極型晶體管的版圖圖形
8.3.2 雙極型集成電路版圖設(shè)計的原則和步驟 |
實驗：
實驗五、Active HDL調(diào)試、仿真Verilog HDL
實驗目的：熟悉Active HDL仿真軟件的使用，初步掌握利用Verilog HDL設(shè)計數(shù)字系統(tǒng)的基本步驟。
實驗六 NC-Verilog Simulator實驗
實驗目的：NC_verilog仿真器的使用，包括編譯、運行和仿真。 |
第六階段 |
9. 版圖設(shè)計技巧和實例
9.1 人工全定制版圖設(shè)計方法
9.2 常用版圖設(shè)計技巧
9.3 版圖實例
9.3.1 CMOS門電路
9.3.2 CMOS SRAM單元及陣列
9.3.3 CMOS D觸發(fā)器
9.3.4 CMOS放大器
9.3.5 雙極集成電路 |
實驗：
實驗七 Ambit BuildGates邏輯綜合實驗
實驗目的：BuildGates邏輯綜合方法，靜態(tài)時序分析。
實驗八、Silicon Ensemble 布局布線
實驗目的：
學習使用Silicon Ensemble進行系統(tǒng)級約束布局布線。 |
shuhaipeixun
總部李老師