 UVM驗(yàn)證培訓(xùn)班 |
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班級(jí)規(guī)模及環(huán)境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限3到5人，多余人員安排到下一期進(jìn)行。 |
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上課時(shí)間和地點(diǎn) |
| 近開課時(shí)間(周末班/連續(xù)班/晚班）：UVM驗(yàn)證培訓(xùn)班：3DMAX+VRAY培訓(xùn)開班時(shí)間：2025年8月18日..用心服務(wù)..........--即將開課--........................(歡迎您垂詢，視教育質(zhì)量為生命！) |
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學(xué)時(shí) |
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◆課時(shí)： 共3個(gè)月（每晚9:00到10:00，不影響正常工作）
☆在線遠(yuǎn)程直播授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作，新招聘信息，請(qǐng)點(diǎn)擊這兒查看！ |
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| 遠(yuǎn)程授課 |
為滿足學(xué)員由于時(shí)間、地域的限制而無法參加曙海的培訓(xùn)，曙海網(wǎng)校遠(yuǎn)程培訓(xùn)應(yīng)運(yùn)而生，曙海的遠(yuǎn)程培訓(xùn)通過專門的遠(yuǎn)程上課軟件，能和授課工程師實(shí)時(shí)互動(dòng)，能達(dá)到和面授一樣的效果。
曙海授課老師會(huì)免費(fèi)提供技術(shù)支持，解答學(xué)員疑惑。
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實(shí)戰(zhàn)演練使用的工具 |
本課程實(shí)戰(zhàn)演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯(lián)合從頭至尾強(qiáng)化練習(xí)整個(gè)芯片的生成過程，強(qiáng)調(diào)實(shí)戰(zhàn)，實(shí)戰(zhàn)，還是實(shí)戰(zhàn)！
免費(fèi)、無保留贈(zèng)送，教學(xué)過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈(zèng)送已經(jīng)在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費(fèi)了老師很多心血才全部安裝好），讓您隨時(shí)隨地，打開電腦就能進(jìn)行芯片的設(shè)計(jì)和練習(xí)！
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后,培訓(xùn)老師留給學(xué)員手機(jī)和Email,免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 。專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。 |
UVM驗(yàn)證培訓(xùn)班
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第一階段 |
課程說明：
SystemVerilog驗(yàn)證是針對(duì)數(shù)字電路驗(yàn)證技術(shù)初/中級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師必須掌握的一項(xiàng)基本技能。該課程不僅是對(duì)SystemVerilog的語法描述，更重要的是對(duì)SystemVerilog OOP技術(shù)的理論和用法的歸納，總結(jié)和升華，通過SystemVerilog驗(yàn)證課程的學(xué)習(xí)可以快速成為一名合格的IC驗(yàn)證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗(yàn)證流程和驗(yàn)證工作規(guī)劃，進(jìn)而為掌握IC高級(jí)驗(yàn)證技術(shù)打下堅(jiān)實(shí)的基礎(chǔ)。
課程大綱：
1.SystemVerilog 驗(yàn)證平臺(tái)的架構(gòu)
2.SystemVerilog 語義語法
3.SystemVerilog 并發(fā)操作機(jī)制
4.Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>
5.SystemVerilog 內(nèi)部通信機(jī)制
6.SystemVerilog Assertion
7.功能覆蓋率統(tǒng)計(jì) |
第二階段 SystemVerilog UVM 驗(yàn)證 |
課程說明：
UVM驗(yàn)證方法學(xué)是針對(duì)數(shù)字電路驗(yàn)證技術(shù)高級(jí)學(xué)員的課程，是數(shù)字電路驗(yàn)證工程師需要掌握的一項(xiàng)高級(jí)技能。該課程不僅是對(duì)UVM驗(yàn)證方法的理論描述，更重要的是對(duì)UVM驗(yàn)證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗(yàn)證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗(yàn)證工程師。
本課程適合于使用UVM驗(yàn)證方法學(xué)進(jìn)行科研和IC驗(yàn)證的具有高級(jí)水平的學(xué)生和工程師，也適合于有志于從事IC驗(yàn)證工作，期望進(jìn)入IC驗(yàn)證領(lǐng)域的相關(guān)人員。參加學(xué)習(xí)的學(xué)員需要具有數(shù)字電路的基礎(chǔ)知識(shí)，掌握數(shù)字邏輯仿真技術(shù)。
課程大綱：
1. UVM 驗(yàn)證平臺(tái)的架構(gòu)
2. UVM 消息服務(wù)機(jī)制
3. UVM 數(shù)據(jù)建模
4. UVM component factory and configuration
5. TLM communication
6. UVM callback
7. UVM sequence and sequencer
8. Advance on UVM phase
9. Register Abstraction Layer (RAL) |
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首 頁 培訓(xùn)新動(dòng)態(tài)
