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上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時(shí)間(周末班/連續(xù)班/晚班）：Allegro FPGA System Planner培訓(xùn)：2025年12月15日..以質(zhì)量求發(fā)展....合作共贏....實(shí)用實(shí)戰(zhàn)....用心服務(wù)..........--即將開課--........................(歡迎您垂詢，視教育質(zhì)量為生命！)
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　    ◆課時(shí)： 一個(gè)月

        
        ☆注重質(zhì)量
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       ◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。
   質(zhì)量保障

        1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
        2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
        3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。
　　Allegro FPGA System Planner培訓(xùn)

培訓(xùn)方式以講課和實(shí)驗(yàn)穿插進(jìn)行。

課程描述：

Category:?Front End

Course Description

In the Allegro? FPGA System Planner (FSP) course, you learn to define your FPGA system and synthesize the connections in your design. You generate a schematic and PCB Editor database, so the FPGA I/O assignments can be optimized in the board environment.

Learning Objectives

After completing this course, you will be able to:

  • Identify how data flows from the FPGA System Planner (FSP) to the schematic and PCB
  • Create a design in FSP
  • Define the protocols and interfaces in an FSP design
  • Synthesize the connections in FSP protocols and interfaces
  • Add terminations and external ports in an FSP design
  • Generate an Allegro Design Entry HDL schematic from your FSP design
  • Export your FSP placement to the PCB Editor
  • Back annotate pin swaps and design changes from the schematic and PCB Editor to FSP

Software Used in This Course

  • Allegro FPGA System Planner
  • Allegro Design Entry HDL

Software Release(s)

  • SPB 16.5

Course Agenda

Note that this course can be tailored to better meet your needs?–?contact the Cadence training staff?for specifics.

Day 1

  • FPGA System Creation
  • FPGA System Synthesis
  • FPGA System Completion

Day 2

  • Integration with Design Entry HDL and PCB Editor
  • Postlayout Optimization
  • Importing FPGA Constraint Files and Virtual Interfaces
  • FSP Models

Audience

  • Design Engineers
  • FPGA Designers
  • PCB Designers

 
 
版權(quán)所有：曙海信息網(wǎng)絡(luò)科技有限公司 copyright 2000-2016
 
上海總部培訓(xùn)基地

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沈陽培訓(xùn)基地

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.(2014年7月11).....直播、現(xiàn)場(chǎng)培訓(xùn)....................................................................................
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