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        學員學習本課程應具備下列基礎知識：
        ◆ 有數字電路設計和硬件描述語言的基礎或自學過相關課程。

      ◆  本課程實戰演練使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具聯合從頭至尾強化練習整個芯片的生成過程，強調實戰，實戰，還是實戰！

      ◆  免費、無保留贈送，教學過程中使用的Synopsys公司和Cadence公司的全套工具和安裝方法，而且還贈送已經在VMware Linux下安裝好的Synopsys公司和Cadence公司的全套工具（這套工具非常珍貴，費了老師很多心血才全部安裝好），讓您隨時隨地，打開電腦就能進行芯片的設計和練習！
       
      ◆  贈送每個工具用到的流片廠工藝庫和技術文件。

      ◆  企業化項目管理方案。

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、課程完成后,授課老師留給學員手機和Email,保障培訓效果,免費提供半年的技術支持。
        3、培訓合格學員可享受免費推薦就業機會。

一、集成電路EMC技術概論
1.1、何謂集成電路EMC設計
1.2、集成電路EMC標準與規范
1.3、EMC的效費比-EMC介入時間與成本的關系
1.4、電磁兼容設計與抗電磁騷擾的區別
1.5、集成電路的EMC設計管理

二、IC版圖設計中的EMC/EMI問題
2.1、版圖設計
2.2、版圖舉例: ?I噪聲電流/瞬態負載電流/?I噪聲電壓
2,3、版圖舉例: 差模騷擾/共模騷擾
2.4、版圖舉例: 傳導騷擾耦合
2.5、版圖舉例: 共阻抗騷擾耦合
2.6、版圖舉例: 共電源阻抗耦合
2.7、版圖舉例: 感應騷擾耦合/串擾
2.8、版圖舉例: 輻射騷擾耦合/非閉合載流電路/閉合載流電路
2.9、版圖舉例: 敏感度特性/耦合途徑

三、IC版圖EMC設計
3.1、減小版圖互連線路走線的阻抗
3.2、版圖布局和布線的準則：
1)、低頻布線取短距離(小電阻)；
2)、高頻布線取小環路面積(小阻抗);
3)、布局與不兼容分割
3.3、版圖中電源網格/地線網格,電源總線/信號總線和接地設計準則
3.4、層次化結構和多金屬層設計與應用/金屬距離和密度
1)、層疊設計,層數和大小的選擇
2)、2W原則
3)、傳輸延遲和特性阻抗及阻抗匹配
4)、信號完整性的含義
5)、信號完整性問題
6)、IC設計中的串擾
3.5, ESD電路分析
1)、新ESD技術減小IC的I/O尺寸
2)、深亞微米CMOS芯片ESD保護結構設計
3)、電路實例

四、IC地線設計
4.1、接地系統
4.2、IC中的接地

五、IC中的屏蔽設計
5.1、屏蔽材料與厚度的選擇和屏蔽效能的計算
5.2、IC中的屏蔽

六、濾波設計
6.1、濾波器的種類
6.2、如何選擇濾波器的網絡結構
6.3、如何計算濾波器的插入損耗與頻率特性

七、成功IC版圖舉例
7.1、電源電壓檢測電路版圖設計
7.2、利用CADENCE IC Craftsman自動布局布線
7.3、SuperV芯片的版圖優化
7.4、Ledit版圖設計軟件
7.5、門級ASIC的分層物理設計

八、集成電路設計軟件
8.1、Cadence RF設計Kits(錦囊)
8.2、CADENCE:SiP IC設計主流化
8.4、用于 RFIC設計的Calibre驗證
8.5、LCoS(Liquid-Crystal-On-Silicon) 顯示芯片
8.6、CMOS 器件版圖 DUMMY 圖形

九、掌握IC封裝特性抑制EMI
9.1、DIP
9.2、芯片載體封裝
9.3、方型扁平封裝（Quad Flat Package）
9.4、BGA封裝
9.5、CSP封裝
裸芯片組裝
9.7、倒裝芯片(Flip Chip)(簡稱:FC)
9.8、多芯片模塊
9.9、系統芯片（SOC）

十、集成電路EMC標準與試驗方法
IEC62132標準試驗方法：
IEC62132標準：集成電路電磁抗擾度
通用條件和定義；
輻射抗擾度測量方法--橫電磁波室法（TEM Cell）；
傳導抗擾度測量方法--電流注入法（BCI）；
傳導抗擾度測量方法--直接激勵注入法（DPI）；
傳導抗擾度測量方法--WFC（Workbench Faraday Cage）法。
10.2、IEC61967標準試驗方法：
IEC61967標準：集成電路電磁發射
通用條件和定義；
輻射發射測量方法--橫電磁波室法（TEM Cell）
輻射發射測量方法--表面掃描法；
傳導發射測量方法--1Ω/150Ω直接耦合法；
傳導發射測量方法--WFC (Workbench Faraday Cage）方法；
傳導發射測量方法--探針法